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PCB Layout設(shè)計(jì)要點(diǎn)

發(fā)布時(shí)間 :2021-09-29 17:40 閱讀 : 來源 :技術(shù)文章責(zé)任編輯 :深圳宏力捷PCB設(shè)計(jì)部
在集成電路應(yīng)用設(shè)計(jì)中,項(xiàng)目原理圖設(shè)計(jì)完成后,需要進(jìn)行PCB Layout設(shè)計(jì)。PCB設(shè)計(jì)是一個(gè)至關(guān)重要的環(huán)節(jié)。設(shè)計(jì)結(jié)果的質(zhì)量直接影響到整個(gè)設(shè)計(jì)功能。因此,合理高效的PCB Layout是芯片電路設(shè)計(jì)調(diào)試成功的關(guān)鍵步驟。下面深圳PCB設(shè)計(jì)公司-宏力捷電子為大家簡要下介紹PCB Layout設(shè)計(jì)的要點(diǎn)。
 
PCB Layout設(shè)計(jì)要點(diǎn)
元器件封裝選擇
電阻選擇:所選電阻的耐壓、最大功耗和溫度不能超過使用范圍。
 電阻選擇
電容器選擇:在選擇時(shí),還需要考慮所選電容器的耐受電壓和最大有效電流。
電容器選擇

 
電感選擇:所選電感的有效值電流和峰值電流必須大于實(shí)際電路中的電流。
 
電路設(shè)計(jì)中的常見干擾
串?dāng)_:當(dāng)設(shè)計(jì)線的平行布線距離太長時(shí),導(dǎo)線之間的電容和互感會將能量耦合到相鄰的傳輸線??赏ㄟ^以下方法減少串?dāng)_的影響:
1. 加入安全走線
加入安全走線

 
2. 在實(shí)踐中,盡量使相鄰的走線相互垂直
在實(shí)踐中,盡量使相鄰的走線相互垂直

 
3. 每走一段距離的平行線,增加兩條線之間的距離
每走一段距離的平行線,增加兩條線之間的距離

 
 
反射:由于布線的彎角、分支太多造成傳輸線上阻抗不匹配,可以通過減少線路上的彎角及分支線或者避免直角走線及分支線補(bǔ)強(qiáng)來進(jìn)行改善。
由于布線的彎角、分支太多造成傳輸線上阻抗不匹配,可以通過減少線路上的彎角及分支線或者避免直角走線及分支線補(bǔ)強(qiáng)來進(jìn)行改善。
 
確定接地方式
單點(diǎn)接地(適用于低頻電路):所有電路接地線均連接到公共接地線的同一點(diǎn),接線簡單,減少了接地回路的相互干擾。
單點(diǎn)接地(適用于低頻電路)

 
 
多點(diǎn)接地(適用于多層板電路/高頻電路):系統(tǒng)各部分就近接地,提供較低的接地阻抗。
多點(diǎn)接地(適用于多層板電路/高頻電路)
 
添加濾波和旁路電容器
為確保穩(wěn)定的輸入/輸出電壓,增加輸入/輸出電容器。
為確保穩(wěn)定的輸入/輸出電壓,增加輸入/輸出電容器

 
 
在電源和IC之間添加旁路電容器,以確保穩(wěn)定的輸入電壓并濾除高頻噪聲。
 在電源和IC之間添加旁路電容器,以確保穩(wěn)定的輸入電壓并濾除高頻噪聲。

阻抗位置設(shè)計(jì)
相對而言,阻抗越高,越容易受到干擾。以下是同步降壓芯片的PCB阻抗位置設(shè)計(jì)。
相對而言,阻抗越高,越容易受到干擾。以下是同步降壓芯片的PCB阻抗位置設(shè)計(jì)。

 
 
宏力捷電子PCB設(shè)計(jì)能力:
最高信號設(shè)計(jì)速率:10Gbps CML差分信號;
最高PCB設(shè)計(jì)層數(shù):40層;
最小線寬:2.4mil;
最小線間距:2.4mil;
最小BGA PIN 間距:0.4mm;
最小機(jī)械孔直徑:6mil;
最小激光鉆孔直徑:4mil;
最大PIN數(shù)目:;63000+
最大元件數(shù)目:3600;
最多BGA數(shù)目:48+。

PCB設(shè)計(jì)打樣
 
PCB設(shè)計(jì)服務(wù)流程
1. 客戶提供原理圖咨詢PCB設(shè)計(jì);
2. 根據(jù)原理圖以及客戶設(shè)計(jì)要求評估報(bào)價(jià);
3. 客戶確認(rèn)報(bào)價(jià),簽訂合同,預(yù)付項(xiàng)目定金;
4. 收到預(yù)付款,安排工程師設(shè)計(jì);
5. 設(shè)計(jì)完成后,提供文件截圖給客戶確認(rèn);
6. 客戶確認(rèn)OK,結(jié)清余款,提供PCB設(shè)計(jì)資料。


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