對于數(shù)字系統(tǒng)設計工程師來說，時序分析是
高速PCB設計中的重要內(nèi)容。尤其是隨著百兆總線的出現(xiàn)，信號邊沿速率達到皮秒級后，系統(tǒng)性能更取決于前端設計，要求在設計之初必須進行精確的時序分析和計算。時序分析和信號完整性密不可分，好的信號質量是確保時序關系的關鍵。由于反射、串擾等現(xiàn)象造成的信號質量問題都很可能帶來時序的偏移和紊亂，我們設計時必須把二者必須結合起來考慮。
時序分析的出發(fā)點是根據(jù)信號建立或保持時間關系來確定設計方案，這種方法貫穿于整個設計流程,包括IC設計、板級設計和系統(tǒng)設計。
飛行時間是指從信號發(fā)出時刻到信號在接收端穩(wěn)定時刻的差值，用來表述布線和負載導致的延時。在低速情況下，可以采用近似方法確定，但在
高速PCB設計時，由于受負載及傳輸線效應等因素影響必須采用仿真的方法來確定。在確定飛行時間后，時序計算可以采用表格或者手工方法實現(xiàn),以檢查信號是否滿足信號采樣保持要求。同理,逆向這一過程可以獲得布線長度規(guī)則。
公共時鐘模式的特點是收發(fā)端時鐘均由公共時鐘源提供，它有兩個特點，一是要求數(shù)據(jù)在一個周期內(nèi)要到達接收端，其次是時鐘相差對時序影響較大。
通常當時鐘和數(shù)據(jù)采用相同類型接口驅動時，時序計算只需考慮它們之間的相差，如果不是這種情況，則需要根據(jù)飛行時間來調整相差（比如布線長度），此時在PCB設計中通常意義上的數(shù)據(jù)時鐘布線等長的方法變得無效。
在設計中其它因素如開關噪聲、碼間干擾、非理想回路等對信號相位均有影響。因此我們在在時序設計中一方面要合理地加入設計裕量，另一方面還需要采用其它設計方法來減少干擾的影響。
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